3D集成是指將多層平面器件堆疊起來(lái)，并通過(guò)穿透硅的Z方向通孔實(shí)現(xiàn)互連的系統(tǒng)級(jí)集成方案。 

　　從概念上來(lái)講，3D集成能夠在減少芯片面積的同時(shí)緩解互連延遲問(wèn)題。如果用垂直方向的短互連線來(lái)代替二維結(jié)構(gòu)中大量的長(zhǎng)互連線，就能夠使邏輯電路的性能大大提高。例如，通過(guò)將關(guān)鍵路徑上的邏輯門放置在多個(gè)有源層上，就能夠?qū)⑺鼈兎浅＞o密地排布起來(lái)。也可以將電壓和/或性能要求不同的電路放置在不同的層上。 

　　3D晶圓堆疊基于具有特定功能的全晶圓產(chǎn)品（即嵌入式處理器、DSP、SRAM、DRAM、嵌入式無(wú)線網(wǎng)絡(luò)等），并將這些晶圓或分立的已知良好芯片（known good die，KGD）垂直地互連起來(lái)，制作成一個(gè)功能器件。3D結(jié)構(gòu)能夠集成許多別的方法無(wú)法兼容的技術(shù)，這樣就可以顯著地提升器件的性能、功能性和波形因數(shù)。這種3D堆疊能夠令人信服地集成天線、傳感器、電源管理和電源存儲(chǔ)器件等技術(shù)。3D集成縮短了芯片間的信號(hào)路徑，允許系統(tǒng)更快地運(yùn)行，從而提高系統(tǒng)性能和降低功耗?；ミB線長(zhǎng)度是電源應(yīng)用中要考慮  的重要因素，保持足夠短的互連線長(zhǎng)度非常有利于降低功耗。當(dāng)采用這種3D堆疊芯片方案時(shí)，最需要關(guān)心的是散熱問(wèn)題，不過(guò)由于通孔的使用縮短了總的互連線長(zhǎng)度，這實(shí)際上在一定程度上減小了熱的產(chǎn)生。 

　　在最近的電子元器件技術(shù)會(huì)議（ECTC）上有許多介紹3D晶圓級(jí)集成進(jìn)展的報(bào)告。在會(huì)議的小組討論中，用于晶圓到晶圓（W2W）和芯片到晶圓（D2W）互連的最新3D前沿進(jìn)展被總結(jié)出來(lái)。很多與會(huì)者都注意到，早先的W2W鍵合概念正被D2W鍵合所逐步取代，因?yàn)镈2W具有以下優(yōu)勢(shì)： 

　　■ 只封裝KGD 
　　■ 排列對(duì)準(zhǔn)的容忍度更大 
　　■ 具有將尺寸差別很大的芯片互連起來(lái)的能力 
　　■ 具有為“異類集成”而將尺寸差別很大的芯片互連起來(lái)的能力 

　　根據(jù)IC設(shè)計(jì)是否針對(duì)3D互連，目前已有3種可行的選擇方案來(lái)形成通孔（圖1）。  




　　針對(duì)3D的IC設(shè)計(jì)：使用FEOL通孔 

　　如果芯片是針對(duì)3D應(yīng)用設(shè)計(jì)的，那么就可以使用任何目前實(shí)際用于（嵌入式）DRAM深溝槽電容技術(shù)的設(shè)備來(lái)制作前段制程（FEOL）通孔。目前用于3D互連的通孔直徑一般為2-4mm，而且還可以更小一些。這是初創(chuàng)公司Tezzaron為他們的“超接觸”技術(shù)所選擇的路線。既然通孔與IC互連是同時(shí)制作在晶圓上的，那么就沒(méi)有必要額外留出一些不進(jìn)行片上互連布線的區(qū)域。在完成FEOL通孔的制作之后將晶圓減薄，直到通孔（一般是鎢，也可能是銅）從晶圓背面暴露出來(lái)，然后布線并制作背面焊接墊來(lái)將晶圓互連到其它的芯片/晶圓上。 


　　針對(duì)3D的IC設(shè)計(jì)：使用BEOL通孔 

　　如果選擇后段制程（BEOL）來(lái)制作通孔，那么在IC的設(shè)計(jì)和制造過(guò)程中必須留出額外的區(qū)域。這樣，3D 晶圓代工廠/封裝廠就可以通過(guò)刻蝕這些保留區(qū)域而得到通孔。共有兩種方法：先刻蝕得到通孔，再裝配到操作晶圓上，然后減?。ㄏ韧追椒?，via-first）；或先將晶圓鍵合到另一個(gè)芯片/晶圓，然后再刻蝕得到通孔（后通孔方法，via-last）。初創(chuàng)公司ZyCube是BEOL先通孔技術(shù)的倡導(dǎo)者，IBM則支持BEOL后通孔技術(shù)。 


　　不針對(duì)3D的IC設(shè)計(jì)：使用BEOL通孔 

　　如果芯片/晶圓已經(jīng)存在而無(wú)法重新設(shè)計(jì)，那么就需要在外圍焊接墊和劃線跡道之間的區(qū)域重新分布通孔；這種技術(shù)是超高級(jí)電子技術(shù)聯(lián)盟（ASET）開發(fā)的。任何具備Bosch刻蝕能力的封裝或MEMS代工廠都能完成這種制程。人們也許會(huì)考慮將絕緣的通孔直接連通到外圍焊接墊。然而，最近出現(xiàn)了一種在焊接墊下放置支撐柱的方法，可以更好地防止易碎的低k層間介質(zhì)（ILD）在引線鍵合過(guò)程中破裂，從而排除了前面那種通孔直連焊接墊的選擇。 

　　在同一個(gè)會(huì)議上，來(lái)自Research Triangle Institute（RTI）的Christopher Bower介紹了DARPA VISA（垂直互連傳感器陣列）項(xiàng)目的最新進(jìn)展。VISA是一種使用BEOL后通孔方法的D2W 3D集成技術(shù)，正由RTI和DRS Infrared Technologies公司合作開發(fā)。 

　　在典型的電荷耦合器件（CCD）傳感器中，通過(guò)芯片間的互連將成像像素單元與A/D轉(zhuǎn)換器、DSP、圖像處理器和輸出IC等組件水平地連接起來(lái)（圖2）。不過(guò)這種互連方法限制了取樣速率和分辨率。而在3D VISA設(shè)計(jì)中，這些芯片經(jīng)由穿透晶圓的通孔垂直地連接起來(lái)（圖2）。 




　　VISA制造流程從預(yù)留出通孔區(qū)域的IC晶圓開始，這些晶圓是在標(biāo)準(zhǔn)的CMOS工廠中制造的。接著在第一片晶圓（IC1晶圓）上淀積金屬再分布層并形成圖形，然后將第二片晶圓（IC2晶圓）面朝下地安放到操作晶圓上，并用背部打磨和化學(xué)機(jī)械拋光（CMP）等方法來(lái)將其減薄。當(dāng)減薄后的IC2晶圓仍然在操作晶圓上時(shí)就被切割開來(lái)得到芯片，而獨(dú)立的KGD則被鍵合到IC1晶圓上的已知良好的點(diǎn)。 

　　然后依次進(jìn)行以下步驟：光刻定義出垂直互連的刻蝕掩模，并刻蝕得到穿透IC2層的、高深寬比的4mm通孔；淀積一層保角的絕緣體，并選擇性地移除通孔底部的絕緣體以清潔金屬焊接墊；淀積金屬來(lái)填充垂直互連。最后，頂層金屬被圖形化和鈍化，為連接后續(xù)的IC層做好準(zhǔn)備。 



　　如圖3所示是由上述方法制造的堆疊的截面SEM照片，這個(gè)堆疊由兩層IC構(gòu)成。這幅照片的拍攝是在垂直互連完成之后，而在頂層金屬的圖形化和鈍化之前。頂部IC層（IC2）的厚度約30mm，包含約10mm的SiO2 IC ILD和20mm的硅，其背面有一個(gè)薄的鈍化層。通過(guò)使用高精度的、帶有分光棱鏡的芯片鍵合機(jī)和聚合物粘接劑，將IC2層鍵合到下面的IC1層上。兩個(gè)IC層之間的后鍵合（post-bond）對(duì)準(zhǔn)精度通常>2mm。通過(guò)高深寬比（約8:1）的、直徑為4mm的銅垂直互連線，將分立的IC層互連起來(lái)。而通過(guò)保角的介質(zhì)層將這些垂直互連與襯底硅絕緣。如圖4所示的紅外熱圖像取自一個(gè)垂直互連的256 × 256像素的VISA結(jié)構(gòu)。 

本文作者：Philip Garrou ，IEEE院士、IEEE CPMT協(xié)會(huì)主席，RTI International項(xiàng)目顧問(wèn)。